芯片制造难不难：1、3nm只是文字科技，3nm其实就是23纳米

随着5G、人工智能、云计算等技术的快速发展，芯片行业变得愈发重要，而作为半导体行业的“心脏”，晶体管尺寸成为各大晶圆厂竞相追逐的焦点。我们常听到的7nm、5nm、3nm等工艺节点究竟代表什么呢？今天我们就来深入浅出地介绍一下这些芯片工艺，让大家能够轻松了解这一高深的技术领域。

以前英特尔老老实实地标注栅机，结果被各种吐槽。瞧瞧现在，英特尔也不老实啦。按它的标准应该一直就是 14++……了。实际上呀，咱们都清楚英特尔曾经是想严谨命名的，它还想保留那最后的一点倔强。所以呢，intel 的 14nm 足足打磨了 5 年。为啥呀？因为它发现自己工艺的提升跟晶体管、栅极对应不上，所以就干脆不改变工艺节点。正因如此，才有了intel 的 14nm 能跟台积电、三星的 10nm 相媲美的情况，intel 的 7nm 能和台积电的 5nm 、三星的 3nm 一较高下。2022 年末，台积电弄出了 3nm 工艺，半年前三星也搞出来了。一般来说，就英特尔在 10nm 工艺之前的标注还算准，后来台积电和三星这俩家伙，标注就是为了好宣传好卖货。实际上，同等工艺下，Intel 还是最棒的。

这等效 3nm 可不是说线宽哟，FinFET 之后，用原来多少 nm 线宽来描述工艺就不合适啦。这里面还有 fin、gate 的尺寸，东西可多着呢！得先讲讲啥叫等效工艺大家才能明白。比如说，一开始栅极到 28nm 或者 14nm 就差不多到极限了，要是工艺和设计图不行，成品处理速度才 10M/s，改进之后速度变成 20M/s，（说法而已，不严谨） -就敢号称 10nm 芯片啦（其实大多数栅极还是 28nm 呢）！还有啊，整个芯片有亿级数量的晶体管，里面有几个 7nm 的，嘿嘿，就敢号称几 nm 啦！

在芯片制造的早期，工艺节点与晶体管的栅极长度（Gate Length）是直接对应的。例如，在150nm的时代，芯片工艺节点就是150nm，晶体管的栅极长度也是150nm。然而，随着技术的进步，这种简单的对应关系逐渐被打破了。

进入130nm工艺节点时，晶圆厂开始采用等效工艺的概念。所谓等效工艺，即工艺节点的命名并不再直接反映栅极长度，而是反映出晶体管密度和性能的提升。例如，28nm工艺节点的实际栅极长度可能是65nm左右，14nm工艺节点的实际栅极长度可能小于30nm。

近期，全球领先的光刻机制造商ASML在公布其EUV（极紫外光刻）光刻机路线图时，揭示了各大晶圆厂的实际工艺数据。ASML的数据显示，当前所谓的3nm工艺，实际的金属半节距（Metal Pitch）约为23nm，1nm工艺的金属半节距约为18nm。

那么，为什么3nm工艺节点的实际金属半节距会是23nm呢？

首先，我们需要了解金属半节距的概念。金属半节距是指相邻金属线之间的距离的一半，它是衡量芯片工艺精细程度的重要指标。传统的栅极长度（Gate Length）只反映了晶体管的一个维度，而金属半节距则涵盖了更多的细节，如晶体管之间的互连和整体布局。

其次，光刻技术是影响金属半节距的关键因素。目前的EUV光刻机采用13.5nm波长的光刻光源，根据光刻原理，光源波长必须小于要刻蚀的图形尺寸才能实现精确刻蚀。因此，当前EUV光刻机能够实现的最小图形尺寸约为13.5nm，而3nm工艺节点的实际金属半节距为23nm就变得可以理解了。

根据ASML的PPT，我们来复盘总结下关键数据：

N3（3nm工艺）实际对应的金属半节距为23nm。

N2（2nm工艺）实际对应的金属半节距为22nm。

A14（1.4nm工艺）实际对应的金属半节距为21nm。

A10（1nm工艺）实际对应的金属半节距为18nm。

A7（0.7nm工艺）实际对应的金属半节距为18-16nm。

A2（0.2nm工艺）实际对应的金属半节距为16-12nm。

尽管3nm、1nm等工艺节点并不代表实际的物理尺寸，但这些节点名称仍然具有重要意义。它们大致反映了晶体管的密度和性能水平，同时也是市场营销的重要工具。了解这一点后，我们可以更理性地看待各大厂商的宣传。

ASML的EUV光刻机：推动芯片工艺进步的关键

ASML是全球唯一一家能够生产EUV光刻机的公司。EUV光刻机的问世，使得7nm及以下节点的芯片制造成为可能。2023年底，ASML向英特尔交付了首套High NA EUV光刻机，其数值孔径（NA）从标准EUV光刻机的0.33提升至0.55。这一提升使得光刻机的分辨率从13nm提高到8nm，大大提升了制造精度和生产效率。

未来，High NA EUV光刻机将支持2nm芯片的量产，到2029年有望支持1nm芯片的量产。更为先进的Hyper-NA EUV光刻机也正在研发中，预计将进一步推动芯片工艺的进步。

虽然中国目前尚未掌握最先进的EUV光刻机技术，但依靠现有的DUV（深紫外光刻）光刻机，已经能够满足中低端芯片的市场需求。DUV光刻机的成熟应用，使得28nm及以上节点的芯片制造得以顺利进行。通过多重曝光技术可以造出等效工艺7nm的芯片。

通过以上介绍，我们了解到所谓的3nm、1nm工艺节点并不代表实际的物理尺寸，而是反映了晶体管密度和性能的提升。同时，ASML的EUV光刻机是实现这些先进工艺节点的关键设备。当然，制造自己的EUV光刻机是中国半导体行业的目标。尽管这一过程可能需要较长时间，但随着技术的不断积累和突破，我们有理由相信，中国在未来将具备自主研发和生产EUV光刻机的能力。

实话实说，现在的芯片工艺XX纳米很忽悠人，要看晶体管密度

2022年，三星、台积电宣称自己进入了3nm。

不过真正3nm芯片大规模量产，还是在2023年，苹果的A17 Pro应该是首款，至于三星的3nm芯片，目前市场上并没有看到。

按照公布的信息来看，台积电、三星将在2025年实现2nm，而intel则表示自己会在2024年也就是今年实现2nm。

当然，3nm，2nm或者5nm也好，大家也不必太认真。

因为最重要的是，在14nm之后，各大晶圆厂关于芯片工艺到底是XXnm，已经是一团糟了，3nm未必就一定是3nm，2nm也未必就是2nm。

因为从14nm时，进入了FinFET晶体管时代，这种晶体管是立体的，不再像以前工艺节点和栅极长度、线宽一样是有关联的。

这时候的XX纳米，其实是一种等效工艺，因为不一定要缩小线宽，也能够实现性能的提升等。

所以从14nm开始，很多人认为所谓的多少纳米，其实已经是一种营销游戏了，这样说也没太多问题，但其实从14nm之后，关于芯片工艺，还有是一个评价标准的，那就是晶体管密度。

因为芯片是由晶体管运算来决定的，晶体管越多，性能肯定越强，同样单位面积下，晶体管越多，肯定工艺就越高，这是最简单的道理。

所以严格的来讲，当进入14nm之后，我们单独的说某一家晶圆厂进入了5nm、3nm并没有太多意义，而是要结合对方工艺的晶体管密度来看，那么谁在搞数字游戏，谁在认真造芯片，就一目了然了。

上图就是intel、台积电、三星在14nm到2nm时，典型工艺节点时，其晶体管密度，单位是百万/平方毫米。

可以看到在14nm时，intel是最牛的，达到了0.375亿颗每平方毫米，三星是0.329亿颗，而台积电当时是16nm只有0.29亿颗，台积电最落后，所以台积电只也称之为16nm。直到12nm时才追上来，达到0.36亿颗。这也是为何苹果的A7芯片，三星和台积电两家代工厂的原因，因为确实三星当时很强。

接下来是10nm时，台积电发力，达到了0.6亿颗了，而三星落后了，只有0.518亿颗，英特尔则只有0.446亿颗，intel最差了。

然后是5nm，台积电最领先，而三星落后了，intel则改名为intel4，在晶体管密度上算上追上了台积电。

到3nm时，三星彻底落后了，晶体管密度只有1.5亿颗每平方毫米，只有台积电的5nm水平了，当然intel在这一块，还是不玩虚的，表现不错的，达到了2.2亿颗每平方毫米。

从上图，大家可以很明显的看出来，进入14nm之后，大家在XX纳米时的水平，其实完全是不一样的，台积电和intel可能还有拼一拼的能力，但三星确实不行了，所以三星的客户越来越少。

由此可见，接下来的芯片工艺，我们真不能用XX纳米来比较，不能认为谁小，谁就先进，真正比较的，应该是晶体管密度，你觉得呢？

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