Synopsys和台积电最新万亿晶体管多芯片封装技术正逐步接近目标
Synopsys 和台积电已经合作了数十年,一项新的声明显示,他们正在将合作关系提升到新的水平,以满足对更多人工智能计算能力的需求。 Synopsys 透露,该公司正在将其人工智能驱动的 EDA 套件和多芯片解决方案与台积电的最新工艺节点和 3D 封装技术紧密结合。 其目标是为数十亿甚至上万亿个晶体管的设计铺平道路。
EDA 是电子设计自动化(Electronic Design Automation)的缩写。 它是一套用于设计集成电路芯片等电子系统的软件工具。 在这方面,Synopsys 针对台积电N2节点认证的定制设计和仿真工具已经为联发科带来了红利。
据联发科的 Ching San Wu 称,人工智能增强型 EDA 流程使其模拟设计人员能够在 N2 上最大限度地提高性能和效率,同时加快向市场交付 SoC 的时间。
Synopsys 还宣布其物理验证和实施解决方案现在支持台积电 A16 工艺的背面布线。 A16 是台积电有史以来最先进的工艺节点,计划于 2026 年下半年量产。 背面布线是一种新兴技术,它将电源线布线在芯片或集成电路的背面,而不是通常的正面。 这有助于优化电源传输和信号路由,从而提高性能和密度。
Synopsys 补充说,其工具已通过台积电的云认证,以进一步简化设计流程。 这使"共同客户"能够利用精确的云 EDA 资源来完成综合、定制布局、仿真和签核验证等任务。
在多芯片方面,Synopsys 的 3DIC Compiler 平台通过与 Ansys 和台积电的合作得到了增强。 3DIC Compiler 平台基本上为设计、实现和验证复杂的 2.5D 和 3D 多芯片封装提供了一个统一的环境。 在最新的更新中,它与 Ansys 的 RedHawk 签核平台紧密集成,执行热分析和红外感知时序分析。
值得一提的是,台积电在去年的国际电子器件会议(IEDM)上也勾勒出了万亿晶体管芯片的路线图,并在今年 5 月推出了另一个版本。 该公司将 2030 年作为 1.4 纳米 A14 和 1 纳米 A10 工艺节点的目标。 与此同时,该公司还谈到了开发 CoWoS、InFO 和 SoIC 等先进封装技术。 这些技术将在 2030 年前后共同实现超过一万亿晶体管的巨型多芯片封装。 随着这一新消息的发布,这家芯片制造商似乎离目标越来越近了。
芯片中有100多亿个晶体管,如此多晶体管,究竟是如何安上去的?
如今随着芯片制程的不断提升,芯片中可以有100多亿个晶体管,如此之多的晶体管,究竟是如何安上去的呢?
这是一个Top-down View 的SEM照片,可以非常清晰的看见CPU内部的层状结构,越往下线宽越窄,越靠近器件层。
这是CPU的截面视图,可以清晰的看到层状的CPU结构,芯片内部采用的是层级排列方式,这个CPU大概是有10层。其中最下层为器件层,即是MOSFET晶体管。
Mos管在芯片中放大可以看到像一个“讲台”的三维结构,晶体管是没有电感、电阻这些容易产生热量的器件的。最上面的一层是一个低电阻的电极,通过绝缘体与下面的平台隔开,它一般是采用了P型或N型的多晶硅用作栅极的原材料,下面的绝缘体就是二氧化硅。平台的两侧通过加入杂质就是源极和漏极,它们的位置可以互换,两者之间的距离就是沟道,就是这个距离决定了芯片的特性。
当然,芯片中的晶体管不仅仅只有Mos管这一种类,还有三栅极晶体管等,晶体管不是安装上去的,而是在芯片制造的时候雕刻上去的。
在进行芯片设计的时候,芯片设计师就会利用EDA工具,对芯片进行布局规划,然后走线、布线。
如果我们将设计的门电路放大,白色的点就是衬底, 还有一些绿色的边框就是掺杂层。
晶圆代工厂就是根据芯片设计师设计好的物理版图进行制造。
芯片制造的两个趋势,一个是晶圆越来越大,这样就可以切割出更多的芯片,节省效率,另外就一个就是芯片制程,制程这个概念,其实就是栅极的大小,也可以称为栅长,在晶体管结构中,电流从Source流入Drain,栅极(Gate)相当于闸门,主要负责控制两端源极和漏级的通断。电流会损耗,而栅极的宽度则决定了电流通过时的损耗,表现出来就是手机常见的发热和功耗,宽度越窄,功耗越低。而栅极的最小宽度(栅长),也就是制程。缩小纳米制程的用意,就是可以在更小的芯片中塞入更多的电晶体,让芯片不会因技术提升而变得更大。
但是我们如果将栅极变更小,源极和漏极之间流过的电流就会越快,工艺难度会更大。
芯片制造过程共分为七大生产区域,分别是扩散、光刻、刻蚀、离子注入、薄膜生长、抛光、金属化,光刻和刻蚀是其中最为核心的两个步骤。
而晶体管就是通过光刻和蚀刻雕刻出来的,光刻就是把芯片制作所需要的线路与功能区做出来。利用光刻机发出的光通过具有图形的光罩对涂有光刻胶的薄片曝光,光刻胶见光后会发生性质变化,从而使光罩上的图形复印到薄片上,从而使薄片具有电子线路图的作用。这就是光刻的作用,类似照相机照相。照相机拍摄的照片是印在底片上,而光刻刻的不是照片,而是电路图和其他电子元件。
刻蚀是使用化学或者物理方法有选择地从硅片表面去除不需要材料的过程。通常的晶圆加工流程中,刻蚀工艺位于光刻工艺之后,有图形的光刻胶层在刻蚀中不会受到腐蚀源的显著侵蚀,从而完成图形转移的工艺步骤。刻蚀环节是复制掩膜图案的关键步骤.
而其中,还涉及到的材料就是光刻胶,我们要知道电路设计图首先通过激光写在光掩模板上,然后光源通过掩模板照射到附有光刻胶的硅片表面,引起曝光区域的光刻胶发生化学效应,再通过显影技术溶解去除曝光区域或未曝光区域,使掩模板上的电路图转移到光刻胶上,最后利用刻蚀技术将图形转移到硅片上。
而光刻根据所采用正胶与负胶之分,划分为正性光刻和负性光刻两种基本工艺。在正性光刻中,正胶的曝光部分结构被破坏,被溶剂洗掉,使得光刻胶上的图形与掩模版上图形相同。相反地,在负性光刻中,负胶的曝光部分会因硬化变得不可溶解,掩模部分则会被溶剂洗掉,使得光刻胶上的图形与掩模版上图形相反。
我们可以简单地从微观上讲解这个步骤。
在涂满光刻胶的晶圆(或者叫硅片)上盖上事先做好的光刻板,然后用紫外线隔着光刻板对晶圆进行一定时间的照射。原理就是利用紫外线使部分光刻胶变质,易于腐蚀。
溶解光刻胶:光刻过程中曝光在紫外线下的光刻胶被溶解掉,清除后留下的图案和掩模上的一致。
“刻蚀”是光刻后,用腐蚀液将变质的那部分光刻胶腐蚀掉(正胶),晶圆表面就显出半导体器件及其连接的图形。然后用另一种腐蚀液对晶圆腐蚀,形成半导体器件及其电路。
清除光刻胶:蚀刻完成后,光刻胶的使命宣告完成,全部清除后就可以看到设计好的电路图案。
而100多亿个晶体管就是通过这样的方式雕刻出来的,晶体管可用于各种各样的数字和模拟功能,包括放大,开关,稳压,信号调制和振荡器。
晶体管越多就可以增加处理器的运算效率;再者,减少体积也可以降低耗电量;最后,芯片体积缩小后,更容易塞入行动装置中,满足未来轻薄化的需求。
芯片晶体管横截面
到了3nm之后,目前的晶体管已经不再适用,目前,半导体行业正在研发nanosheet FET(GAA FET)和nanowire FET(MBCFET),它们被认为是当今finFET的前进之路。
三星押注的是GAA环绕栅极晶体管技术,台积电目前还没有公布其具体工艺细节。三星在2019年抢先公布了GAA环绕栅极晶体管,根据三星官方的说法,基于全新的GAA晶体管结构,三星通过使用纳米片设备制造出MBCFET(Multi-Bridge-Channel FET,多桥-通道场效应管),该技术可以显著增强晶体管性能,取代FinFET晶体管技术。
此外,MBCFET技术还能兼容现有的FinFET制造工艺的技术及设备,从而加速工艺开发及生产。
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