高速ADC基础

本文的目的是介绍高速ADC相关的理论和知识，详细介绍了采样理论、数据手册指标、ADC选型准则和评估方法、时钟抖动和其它一些通用的系统级考虑。另外，一些用户希望通过交织、平均或抖动（dithering）技术进一步提升ADC的性能。

1. 引言 基本的ADC框图和术语如下图所示：

随着数字信号处理技术和数字电路工作速度的提高，以及对于系统灵敏度等要求的不断提高，对于高速、高精度的 ADC（Analog to Digital Converter）、DAC（Digital to Analog Converter）的指标都提出了很高的要求。比如在雷达和卫星通信中，所需要的信号带宽已经达到了 2 GHz 以上，而下一代的 5G 移动通信技术在使用毫米波频段时也可能会用到 2 GHz 以上的信号带宽。虽然有些场合（比如线性调频雷达）可能采用频段拼接的方式去实现高的带宽，但是毕竟拼接的方式比较复杂，而且对于通信或其它复杂调制信号的传输也有很多限制。

根据 Nyquist 采样定律，采样率至少要是信号带宽的 2 倍以上。同时为了支持灵活的制式、相控阵或大规模 MIMO 的波束赋形，现代的收发机模块越来越普遍采用数字中频直接采样，这其实进一步提高了对于高速 ADC/DAC 芯片的性能要求。下图是一个典型的全数字雷达收发信机模块的结构。高速数字化仪和多通道数据采集解决方案 | Keysight根据 Nyquist 采样定律，采样率至少要是信号带宽的 2 倍以上。同时为了支持灵活的制式、相控阵或大规模 MIMO 的波束赋形，现代的收发机模块越来越普遍采用数字中频直接采样，这其实进一步提高了对于高速 ADC/DAC 芯片的性能要求。下图是一个典型的全数字雷达收发信机模块的结构。

高速 ADC/DAC 在现代全数字雷达中的应用

可以看到，ADC/DAC 芯片是模拟域和数字域的边界。一旦信号转换到数字域，所有的信号都可以通过软件算法进行处理和补偿，而且这个处理过程通常不会引起额外的噪声和信号失真，因此把 ADC/DAC 芯片前移、实现全数字化处理是现代通信、雷达技术的发展趋势。

在全数字化的发展过程中，ADC/DAC 芯片需要采样或者输出越来越高的频率、越来越高带宽的信号。而在模拟到数字或者数字到模拟的转换过程中造成的噪声和信号失真通常是很难补偿的，并且会对系统性能造成重大影响。所以，高速 ADC/DAC 芯片在采样或者产生高频信号时的性能对于系统指标至关重要。

目前在很多专用领域，使用的 ADC/DAC 的采样率可以达到非常高的程度。比如 Fujitsu 公司可以提供 110G~130GHz 的 IP 核，Keysight 公司在高精度示波器里用到了单片 40GHz 采样率、10bit 的 ADC 芯片，以及 Keysight 公司在高带宽任意波发生器里用到了 92GHz 采样率、8bit 的 DAC 芯片等。这些专用的芯片通常用于特殊应用，比如光通信或者高端仪表等，比较难以单独获得。

在商用领域，很多 ADC/DAC 芯片的采样率也都已经达到了 GHz 以上，比如 TI 公司的 ADC 12J4000 是 4 GHz 采样率、12bit 分辨率的高速 ADC 芯片；而 ADI 公司的 AD9129 是 5.6 GHz 采样率、14 bit 分辨率的高速 DAC 芯片。这一方面要求 ADC 有比较高的采样率以采集高带宽的输入信号，另一方面又要有比较高的位数以分辨细微的变化。

随着 ADC/DAC 的采样率的提高，高速 ADC/DAC 的数字侧的接口技术也在发生着比较大的变化。

低速串行接口：很多低速的 ADC/DAC 芯片采用 I2C 或 SPI 等低速串行总线把多路并行的数字信号复用到几根串行线上进行传输。由于 I2C 或 SPI 总线的传输速度大部分在10Mbps 以下，所以这种接口主要适用于MHz 以下采样率的ADC/DAC 芯片。并行 LVCMOS 或 LVDS 接口：对于几 MHz 甚至几百 MHz 采样率的芯片来说，由于信号复用后数据速率太高，所以基本上采用并行的数据传输方式，即每位分辨率对应 1 根数据线（比如 14 位的 ADC 芯片就采用 14 根数据线），然后这些数据线共用 1 根时钟线进行信号传输。这种方法的好处是接口时序比较简单， 但是由于每 1 位分辨率就要占用 1 根数据线，所以占用芯片管脚较多。JESD204B 串行接口：对于更高速率的 ADC/DAC 芯片来说，由于采样时钟频率更高，时序裕量更小，采用并行 LVCMOS 或 LVDS 接口的布线难度很大，而且占用的布线空间较大。为了解决这个问题，目前更高速和小型化的ADC/DAC 芯片都开始采用串行的JESD204B 接口。JESD204B 接口是把多位要传输的数据合并到一对或几对差分线上，同时采用现在成熟的 Serdes（串行-解串行）技术用数据帧的方式进行信号传输，每对差分线都有独立的 8b/10b 编码和时钟恢复电路。采用这种方法有几个好处：首先数据传输速率更高，每对差分线按现在的标准最高可以实现 12.5 Gbps 的信号传输，可以用更少的线对实现高速数据传输；其次各对线不再共用采样时钟，这样对于各对差分线间等长的要求大大放宽；借用现代 Serdes 芯片的预加重和均衡技术可以实现更远距离的信号传输，甚至可以直接把数据直接调制到光上进行远距离传输；可以灵活更换芯片，通过调整JESD204B 接口里的帧格式，同一组数字接口可以支持不同采样率或分辨率的ADC 芯片，方便了系统更新升级。

ADC 的主要性能指标分为静态和动态两部分：

主要静态指标：

Differential Non-Linearity (DNL)Integral Non-Linearity (INL)Offset Error

主要动态指标：

Total harmonic distortion (THD)Signal-to-noise plus distortion (SINAD)Effective Number of Bits (ENOB)Signal-to-noise ratio (SNR)Spurious free dynamic range (SFDR)

要进行 ADC 这些众多指标的验证，可用的方法很多。最常用的方法是给 ADC 的输入端提供一个理想的正弦波信号，然后对 ADC 对这个信号采样后的数据进行采集和分析。因此，ADC 的性能测试需要多台仪器的配合并用软件对测试结果进行分析。下图是最常用的进行ADC 性能测试的方法。

在测试过程中，第 1 个信号发生器用于产生正弦波被测信号，第 2 个信号发生器用于产生采样时钟，采样后的数字信号经 FFT 处理进行频谱分析和计算得到动态指标，经过直方图统计得到静态指标。

静态指标是对正弦波的采样数据进行幅度分布的直方图统计，然后间接计算得到。如下图所示，理想正想波的幅度分布应该是左面的形状，由于非线性等的影响，分布可能会变成右边的形状，通过对实际直方图和理想直方图的对比计， 可以得出静态参数的指标。

以下是 DNL 和 INL 的计算公式：

动态指标是对正弦波的采样数据进行 FFT 频谱分析，然后计算频域的失真间接得到。一个理想的正弦波经 A/D 采样，再做后频谱分析可能会变成如下图的形状。除了主信号以外，由于ADC 芯片的噪声和失真，在频谱上还额外产生了很多噪声、谐波和杂散，通过对这些分量的运算，可以得到ADC 的动态参数。

通过 FFT 频谱分析测试动态参数

下面是动态参数的计算公式：

对于产生被测信号和采样时钟的信号发生器来说，为了得到比较理想的测试效果， 要求其时间抖动（或者相位噪声）性能要足够小，因为采样时钟的抖动会造成采样 位置的偏差，而采样位置的偏差会带来采样幅度的偏差，从而带来额外的噪声，从 而制约信噪比的测量结果。下图是时钟或者信号抖动引起信噪比恶化的示意图，以 及根据信噪比要求及输入信号频率计算信号抖动要求的公式。

2. 频谱性能术语 SNR：信噪比，是指基频功率与除去直流及前5次谐波的噪底功率之比，有些数据手册可能是要除掉前9次谐波。基频也叫信号或者载波。SNR的单位是dBc（当用基频的绝对作参考时）；或者dBFS。SFDR：无杂散动态范围。SFDR是基频功率与最高的杂散功率之比。THD：总谐波失真。THD是基频功率与前5次谐波功率之比。THD在单位通常是dBc。与SNR类似，有的数据手册可能取前9次谐波来计算THD。SINAD：信号噪声与失真。SINAD的单位可能是dBc或者dBFS。ENOB：有效位数。

理想SNR=6.02*n+1.76，当n=ENOB时，理想SNR=SNR。对于理想ADC而言，由于没有谐波，其SINAD=SNR。例如，设计师需要一个SINAD为75dB的ADC，则ENOB=(75-1.76)/6.02=12.2bits，那么至少要选14位甚至16位的ADC才能满足要求。3. 奈奎斯特、混叠、欠采样、过采样和带宽 根据奈奎斯特采样定理，采样时钟频率至少是输入模拟信号频率的2倍。过采样：采样频率大于信号频率的2倍，即FIN<FS/2。FS/2即奈奎斯特频率。欠采样：信号频率大于奈奎斯特频率。此时，会导致混叠。混叠并非一无是处，它可以将高频信号混频到低频信号，可以省去额外的混频器，以减少系统功耗和成本，但前提是必须慎重考虑频率规划和ADC选型。

从上图可知，在ADC选型时，需要考虑如下两点：A：ADC满足期望的频率规划B：输入模拟信号的带宽小于ADC的奈奎斯特频率另外，ADC的带宽还要满足输入模拟信号的频率需求。

4.ADC管脚接口

一般来说，ADC包括以下6种接口：

模拟输入参考/共模模式时钟输入数字输出电源GND4.1模拟输入高速ADC通常采用差分输入，输入信号是180度反相的，使得信号是叠加的。与单端输入相比，由于消除了共模噪声，差分信号改善了ADC的噪声特性。此外，差分信号还降低了偶次谐波，这是由于信号被偏移了180度，对于偶次谐波，导致2x180,4X180,6X180度的相移，如下图所示与单端信号相比，差分信号的幅度仅于等效单端信号的一半，从而差分信号具有更优的谐波性能。小信号使得ADC具有更宽的裕量。一般而言，更多的裕量可以使ADC工作在线性区域，减少产生谐波的非线性影响。如下图所示：下图所示为双变压器ADC输入接口，变压器用于将单端信号转换成差分信号。单变压器会有少量的不匹配，会产生偶次谐波。第二级变压器用于校正这种不匹配，以降低偶次谐波。在高频信号时，采用变压器可以获得较高的性能。但是，对于基带信号或者低频信号，通常采用运放驱动ADC输入。4.2参考/共模模式参考电压和共模电压在ADC中具有不同功能。在许多ADC中，参考电压和共模电压具有相同的电平，或者有时ADC管脚会复用参考电压和共模电压功能。因此，这些信号术语有时会导致误解。参考电压决定的ADC的动态范围。数据手册通常会提供参考电压和动态范围的关系。参考电压可以由ADC内部生成，或者外部提供。为了获得数据手册标注的性能，需要提供正确的参考电压。对于外部参考，应尽量降低外部参考电压的直流噪声。参考电压上的噪声会直接影响ADC的SNR。图11中，共模电压VCM是指输入到差分模拟输入信号的直流电平。VCM用于将将差分输入信号偏置在电源和GND的中间。VCM有以下几种应用方式：有些ADC有VCM管脚，输出内部产生的VCM有些ADC将VREF设置成与VCM相同的电平，因此，VREF可用于生成VCM设计师可选择外部提供VCM

对于外部产生的VCM，必须保证其电平与数据手册要求一致，错误的VCM电平会降低ADC的SNR。4.3时钟输入/抖动高速ADC通常采用差分时钟输入。时钟抖动及斜率是影响ADC的SNR的重要因素。时钟抖动对SNR的影响如下所示：

由上可知，对于理想ADC，时钟频率并不会影响SNR。若不考虑时钟抖动，时钟频率达到ADC设计极限（诸如建立、保持或模拟建立时间），从而最终导致SNR下降。抖动不变时，SNR随输入信号频率增加而降低。

由上图所示，指定时钟抖动时，SNR随信号频率增加而降低。高频模拟输入信号对于时钟抖动有较大的误差。如果时钟信号上有随机噪声，会表现在频谱图上。如果时钟信号上有确定的误差信号，这个信号会与ADC的输入信号混合在一起，在频谱图上表现为杂散。设计师必须考虑时钟抖动的两个重要因素。其一是ADC的孔径延迟，其二是外部输入时钟的抖动。这两个因素共同产生的抖动影响ADC的采样误差。

设计实例：设计需求如下：SNR=75dBFIN=75MHz客户选定的ADC其孔径抖动=80fs为了满足客户的SNR需求，客户应用所能容忍的最大抖动是多少？A：用公式3求解抖动

B：用公式4求解外部时钟抖动

因此，外部输入时钟抖动必须小于397fs。下图展示了慢时钟沿导致较大的孔径抖动的情形。对于正弦时钟，增大时钟幅度可以改善孔径抖动进而提高ADC的SNR。

正弦波幅度与SNR的关系如下图所示：

那么问题来了，如果关注时钟上升斜坡，那为什么不直接给ADC提供方波时钟信号？答案是：方波时钟确实是一个可行的ADC时钟选择。但是，设计者必须在正弦和方波之间做出一系列的折衷。其一是低抖动方波时钟与时钟频率范围间的折衷。对于大多数应用，通过窄带SAW或晶体滤波器以改进ADC时钟的close-in相位噪声（抖动）。滤波后，时钟变成低抖动正弦时钟，可以直接提供给ADC。这种方法的局限在于时钟频率范围受限于滤波器带宽。一些公司有时钟抖动清除及时钟分配芯片，这些芯片具有较好的相噪性能、方波输出和较宽的频率范围，其相噪特性足以满足系统需求，而不需要额外滤波器。其二是方波时钟与正弦时钟在信号完整性方面的折衷。与正弦信号相比，方波信号具有丰富的谐波，具有高频分量。由于信号反射及对其它信号的干扰，高频分量会对电路设计带来较大困难。不管采用哪种时钟信号，必须对电路设计着重考虑，以满足ADC的抖动需求。4.4实验评估ADC的实验评估主要包括软件和硬件两个方面。ADC实验评估的软件手段主要是FFT。由于其高速及准确性，FFT是时域到频域变换的卓越评估工具。要实现FFT，必须理解一致性、加窗和频谱泄漏等概念。下图显示了加窗和频谱泄漏。窗口选择不当会导致频谱泄漏。

某些设计者需要非整数个周期。在这些特殊情况下，由于频谱泄漏，不能使用FFT，可以使用布莱克曼窗或者傅利叶分析。这种方法允许采集非整数个周期信号，但是需要更多计算时间并且会对噪底计算和频率响应引入少量误差。FFT一致性定义如下：

上式中的参数需遵循以下规则：规则1：M是奇整数。M为整数是为了避免频谱泄漏，奇数的要求是由于规则3。规则2：N是2的幂。FFT的点数必须是2的幂，通常是4096,8192，16384,32768或65536。选择N时，需要在计算时间、测量重复性等因素之间做权衡。规则3：M和N是互质数。M和N互质是为了保证采集到非重复数的样本。由于FFT的特性，重复样本除了带来额外的计算量外，并不能提供更多的有用信息。由于N是2的幂，若限定M是奇整数，则可保证M和N互质。

规则4：FIN与FS的分辨率须大于输入源的最小分辨率要求。例如，模拟输入和时钟源的最小分辨率为10Hz，则它们不能被设置为小于10Hz的分辨率。在做FFT时，如果频率分辨率小于输入源的分辨率，会采集到非整数个周期，进而引起频谱泄漏。设计实例：需求如下：Fin=70MHzFs=125Msps分辨率为1Hz求解M，N，Fin，Fs。（1）取N=8192，M=NFin/Fs=4587.52，取M=4587.（2）根据N重新计算Fs（保证分辨率为1Hz）X=Fs/N=125M/8192=15258.789X取整为Xnew=15258.新的Fs=XnewN=152588192=124.993536Msps（3）计算新的FinFin=FsM/N=124.993536Msps*4587/8192=69.9988446MHzADC实验评估的硬件包括：（1）时钟源：为达到所需的抖动要求，需通过BPF滤除close-in和宽带噪声（2）模拟输入源：为达到所需的噪声和谐波要求，需通过BPF滤除噪声和谐波（3）数据采集仪：保证采集仪具有足够的速度和存储容量用于FFT处理典型的ADC实验设置如下图所示：

5.交织采样高端用户通常推动ADC SNR和采样速度的极限。如果当前最高端的ADC的SNR或者采样速度仍不能满足用户要求，那么交织采样是一个可行的解决方案。下图所示为ADC交织采样：

两个ADC的模拟输入并联连接，采样时钟相差180度，从而实现采样速度翻倍。采样速度翻倍有两个好处，其一是提高的采样信号带宽，其二是交织采样将噪底在更宽的带宽上进行扩展，可将噪底降低3dB，如下图所示：

单片ADC噪底计算公式如下：

当多片ADC交织时，噪底计算公式如下：

两片或多片ADC交织也带来了另外的设计挑战。ADC之间的DC偏移的差异会在特定位置产生频谱分量。ADC之间的增益差异、INL差异和时钟相位误差会在时钟和模拟输入混频的位置产生频谱分量。

幸运的是，这些频谱分量的位置是已知的。但是，但是这些误差及误差幅度随温度漂移，导致频率规划非常困难。下图所示为2片、3片、4片和5片ADC交织的频谱图，假定选用的ADC为理想14bit ADC，且偏移误差<15LSB，增益误差<0.3%。

由上图可知，尽管ADC的误差较小，但仍会造成较大的杂散响应。设计者需要设计相应的经温度补偿校正的模拟或数字滤波器，滤除这些杂散。6.ADC取平均提高单片ADC SNR性能的另一方法是对两片或多片ADC取平均。对两片ADC取平均，可以将SNR提高3dB。

这种取平均技术降低了ADC之间的非相关噪声，包括热噪声、内部ADC参考噪声或非确定孔径时钟抖动。相反地，取平均技术并不会降低了ADC之间的相关噪声，包括ADC设计固有的失真、ADC外部时钟和模拟输入的通用误差（common error）。假定各片ADC的SNR相同，则4片取平均可将系统SNR提高6dB，而提高20dB需要100片ADC取平均，计算公式如下：

如前所述，孔径时钟抖动是非相关噪声源。假定所有ADC具有相同且随机的孔径时钟抖动，下式可用于计算系统所能容忍的最大外部时钟抖动：

7.抖动（Dithering）ADC具有确定性和系统性的错误，且具有重复性。理论上， 可以通过添加一个低量级的随机噪声来最大限度地减少这些错误。添加低量级随机噪声，以改善 ADC 失真的过程称为抖动（Dithering）。

Dithering的要点如下：

Dithering可以降低谐波的水平，但是可能会有增加噪底的负面影响谐波性能改善与信号的类型和幅度有关，在某些情况下，甚至不会有改善为了将SNR恶化降到最低，某些Dithering技术在电路中需要随机化的部分添加噪声，后续又要消除这些噪声Dithering可以ADC外部添加，某些ADC内置了Dithering选项某些情况下，真实世界中已经包括了足够的表现为抖动的噪声

设计师要决定是否有必要采用Dithering。Dithering是一项复杂的技术，在决定采用前必须深刻理解其内涵。

本文转载自

《TI高速ADC基础 SLAA510》 zkf0100007的博客-CSDN博客

《高速 ADC 技术的发展趋势及测试方法》是德科技

一文看懂ADC芯片，国产如何突围？

芯片世界中的ADC ，全称是Analog-to-Digital Converter , 模拟数字转换器！它是连接模拟世界 与数字世界 的桥梁，说的文艺一点，是ADC为这两个世界带来了爱情。

从宏观上看，自然界产生的信号，都是模拟信号，比如我们说话的声音，我们看到的图像，我们感受到的温度等等。但是这些模拟信号都得最终放在数字领域 进行处理，存储或者传输，那如何把模拟信号转换成数字信号呢？对的，机智如你，我们需要一个转换器，它就是芯片界的老牌贵族—ADC！

说它老牌 ，因为第一个ADC芯片是由IBM的M. Klein于1974年发明，到2019年，已经整整45年的历史，它的基本架构、设计方法、原理已经非常之成熟!之所以称它为贵族，是因为这玩意很高冷，技术含量很高，卡脖子中的战斗鸡。在ADC的技术和市场上，美帝企业如亚德诺（ADI），德州仪器（TI）等一骑绝尘！在全球市场份额上，其中ADI占有率最高，约为58%，TI的占有率约为25%。不幸的是，在不平等条约—《瓦森纳协议》下，高性能的ADC芯片在美帝的出口管控之中，高端ADC芯片甚至完全禁运到中国。

什么是高端ADC芯片 呢？简单来说，它是区别于消费电子市场的ADC芯片，主要应用在军工、航空航天、有线无线通信、汽车、工业和医疗仪器（核磁共振、超声）等 对工艺、性能、可靠性要求极高的领域。

ADC的基本指标

ADC芯片主要看两个基本指标，一个是速度—Speed ，一个是精度—Resolution 。顾名思义，速度代表着ADC可以转换多大带宽—Bandwidth的模拟信号，带宽对应的就是模拟信号频谱中的最大频率。精度就是衡量转换出来的数字信号与原来的模拟信号之前的差距。

ADC第一步操作是对模拟信号进行采样，说到采样，小麒要先引入一个20世纪信息论中伟大的香农-奈奎斯特采样定理：为了不失真地恢复模拟信号，采样频率应该大于等于模拟信号带宽的2倍。换句话说，如果ADC的采样频率是Fs（Hz），那么它可以转换的模拟信号带宽至多是Fs/2（Hz）。对应采样频率为Fs（Hz）的ADC，它在时域里1秒中可以采集（1/Fs）点的信息。对于ADC的速度指标，我们通常用单位SPS（Sample Per Second）来表示，比如1MSPS代表着1M Samples Per Second,对应的ADC的采样频率就是1MHz，可以转换的模拟信号带宽至多是0.5MHz。

ADC第二步操作就是把采样的模拟信号量化成数字信号。数字信号代表的数值与模拟信号的真实数值之间的差距越小，代表着ADC的精度越高，我们通常用N-bit来表示精度，比如10-bit代表着数值之间的最大差距是1/(2^10)。精度越高的ADC，转换出来的数字信号越接近于原来真实的模拟信号。

ADC的应用场景及性能要求

记住，ADC芯片的速度和精度指标是相互折中，此消彼长的。对应于不同的应用场景，比如测量仪器、医疗电子、汽车电子、工业电子、有线/无线通信等，对ADC芯片的速度和精度都有着不尽相同的要求。在这里，小麒针对不同的应用场景做一下小小的总结。

1. 超低的信号带宽:

转换频率很低，时间上变化很慢的信号，如应用于高精度的体重计，温度计等测量仪器，ADC精度需求通常在20bit以上。

2. 低信号带宽:

转换频率低，带宽100Hz或者更小的信号，如应用于生物信号的测量，精度在8bit-18bit左右。

3. 音频带宽:

转换人耳可以听到的20Hz-20KHz的声音信号，如应用于耳机，Hi-Fi上面，精度在8bit-18bit左右。

4. 视频和图像带宽:

在此，小伙伴们回想一下这些年电视画面的变化，从小时候看的有雪花点的模拟电视到现代的高清数字电视里面，图像是越来越清晰了，ADC的性能需求也是越来越高了。模拟电视里面的ADC大概需要20MSPS，8bit的ADC，而现代的高清数字电视则需要80MSPS，12bit-14bit左右ADC。ADC在成像中应用除了电视，相机等消费类电子，也包括医疗电子、如X射线、超声波、核磁共振等。

5. 通信带宽:

高大上的无线通信领域可以划分为两个部分，一个是手机终端，一个是基站。从3G到4G，再到目前火热的5G通信，模拟信号带宽要求越来越大，但转换精度要求基本保持不变，显然易见，这两个部分对于ADC芯片的设计要求越来越高。5G通信下，手机终端需要160+MSPS，12bit的ADC芯片，基站里面需要250MSPS-1GSPS，14-16bit的ADC芯片。

美帝管控下的ADC芯片

好了，介绍完ADC的基本指标和不同的应用需求，现在小麒就带着各位看官大大看看哪些指标的ADC芯片在美帝出口的管控之中。点击进入美国商务部旗下安全工业署的网站:

https://www.bis.doc.gov/index.php/regulations/export-administration-regulations-ear

我们可以看到9大类的商品管控名单，妥妥地都是硬核高科技领域，好吧，乐观向上的我，不得不承认，这是给中国的科研事业指引道路。

在对应的电子类的名单中，我们就可以找到ADC芯片的相关描述，指标总结如下，

从美帝管控的ADC芯片指标中，我们可以看出高速ADC目前有着相当高的技术壁垒 。这些高速ADC芯片虽然每年出货量不到10%，但却创造了接近50% 的行业销售额。随着5G、汽车电子、人工智能、物联网等的持续发展，预计到2022年，全球ADC芯片市场规模接近750亿美金。

而对于中国公司来说，想独立研发出上述性能指标的ADC芯片，没有数十年的长期积累和持续投入，基本都是在划水！

中国ADC哪家强？

目前中国有哪些公司以及科研院所有研发上述规格的ADC芯片的能力呢？小麒好好地搜集了一番，但实在受制于有限的网络信息，小小总结如下，给各位看官大大做个参考：

1. 华为海思： 作为国内芯片龙头企业，首先还是要聊一下华为海思。菊厂在今年发布了海思研发的5G终端的巴龙5000和5G基站的天罡系列, 这些用于5G的基带SOC芯片毋庸置疑都需要高速ADC转换接收到的射频信号。虽然海思关于ADC的研发相当神秘，网上并没有什么信息，但从海思发布的5G基带芯片以及ADC人才招聘上面，小麒我大胆推测海思已具有很强的高速ADC研发能力，并且极有可能已经做到自给自足，假以时日，或许还会对外销售呢。

2. 苏州云芯微电子： 在ADI工作数十年的海归博士，于2010年创立的公司，2016年被中国振华电子集团收购。该公司靠着高性能ADC研发起步，应用于通信，雷达市场。ADC产品速度在65MSPS-250MSPS，精度在12bit-16bit之间。其中65-125MSPS，16bit 和250MSPS，14bit的产品规格达到美帝出口管控的规格。

3. 苏州迅芯微电子： 成立于2013年，背景略显神秘，该公司主攻超高速ADC，ADC产品速度在2GSPS，10GSPS，30GSPS，精度在6bit-8bit之间。其中2GSPS，8bit和10GSPS, 10bit 都属于美帝出口管控的规格之中。

4. 北京时代民芯： 于2005年，为航天微电子资源而成立的公司，现为航天电子技术股份有限公司的全资子公司。该公司出售的高速ADC芯片有两款，一款是精度8bit，速度800MSPS,另外一款是精度8bit，速度1.3GSPS。小麒仔细地看了这两款产品，二者结构基本一致，因为前者具有抗辐射的功能，所以速度相比于后者有所牺牲。非常有趣的是，后者的规格又刚好卡在美帝管控的ADC芯片性能上面。

5. 中电集团24所： 坐落于美丽的江城重庆，是我国唯一的模拟集成电路专业研究所，是我国高性能模拟集成电路设计开发和生产的重要基地。主要产品有：ADC/DAC转换器、高性能放大器、射频集成电路、驱动器、电源以及汽车电子等，并广泛应用于航空航天、卫星定位、雷达导航、自动控制、汽车和通讯等领域。小麒我很早就听说24所的ADC玩的蛮好的，跑去看一下它的产品中心，ADC这条线的产品相比于上面几个公司确实丰富不少，明面上一共展示了16款产品，精度覆盖8bit-16bit。非常有趣的是，可能鉴于科研所的背景，网上几乎没有展示任何一款产品对应的速度，只是简单描述了下产品的应用领域。但从应用领域上，小麒已经深深地感受到24所低调强大的ADC实力。

以上几家公司就是目前中国ADC实力的强力代表，数量上着实不多，当然，鉴于小麒有限的能力以及ADC的高度敏感性，一些低调或者有着军工背景的公司就没法在网上发掘了，期待各位看官大大的后续补充。

虽然信息有限，但是还是看的出来中国公司的ADC产品线很不完整，尤其是民营创业公司只专注于做几款ADC。原因也很明显，ADC技术壁垒太高，持续研发耗时耗力耗钱，市场竞争激烈，创业公司可以靠初始团队熟悉的ADC起步，但ADC一条路走到底并不现实，靠着ADC拿到第一桶金，转而做一些技术难度低的产品，不失为是一种明智之举！

为祖国做ADC的情怀，放在资本主义市场并不好用，没有面包，哪有情怀？毕竟，创业公司怎样活着才是王道。

相反，不差钱的中电集团24所更适合为情怀而奋斗，持续地研发投入也带给了24所领先于全国的ADC实力。

对比美帝两大巨头ADI和TI的网站，从高精度ADC到高速度ADC应有尽有，查找非常方便，技术文档描述非常详尽，购物（芯片）体验完全不逊于国内某宝。

这就是目前的巨大差距！如何打破美帝的垄断，怎么玩好ADC？中兴华为事件一次次地激发国人的民族情绪。但在如今浮躁的社会，靠情怀来支撑造芯梦，然并卵！

如何玩好ADC？

如何玩好ADC？想弯道超车美帝公司，不存在的，为什么呢？因为别人都在直行啊！变道超车才有可能！

1. 国家队引领，资金支持：

玩芯片烧钱，这是业内公认的事实。

2014年前，中国芯片市场完全效仿欧美国家，自由竞争，结果显而易见，芯片发展严重滞后。因为芯片研发高投入，高风险，社会资本大部分都在隔岸观芯，精力都放在分分钟就可以出只独角兽的互联网上面，500万投个APP创业已然有模有样，但要拿去投芯片公司，可能芯片影子都看不到。

2014年，中国芯片发展迎来历史性转折点—国家成立集成电路产业大基金，国家队开始主导投资，政府和市场双管齐下，推动芯片发展。

对于有心玩好ADC的初创公司，投资人要耐心孵化，当地政府要给予强劲的资金和补贴支持，让团队能够耐心克服技术难关，玩好ADC。

2. 科创板，并购重组，互通有无

罗马城不是一天建成的。

一骑绝尘的ADI和TI也是通过不停地收购其它的公司，来丰富自己的产品线，进一步地巩固自己的霸主地位。

目光回到国内，除了海思这种大厂，国内有研发ADC能力的公司基本上都是专注在自己熟悉的小领域，做几款类型的ADC，没有持续研发的想法。直接原因当然是，没有足够的钱，市场竞争残酷！但对于任何一家科技企业来说，研发投入都是相当重要的一环，研发投入的多少某种程度上会决定一个科技企业的高度。

今年科创板的问世给科技公司带来了希望，相比于传统的A股，科技公司上市难度大大降低，有了资本的注入，科技公司将更加有动力和实力去做持续地研发。

另一方面，各自为战，相互消耗，并不有利于芯片公司的扩大发展，如果在上市前后，投资人可以撮合两家ADC公司并购重组，强强联合，互通有无，1加1是大于2的，才能更好地玩转ADC。

3. 国内整机系统开放，尝试国产化替代

世界工厂中国有着全球最大的半导体消费市场，通信供应商华为中兴打败了欧洲之流，手机品牌华为，OPPO，VIVO，小米，魅族，一加等在国内和国外市场也都各领风骚。

但随着美帝对中兴华为的制裁，看似光鲜亮丽的整机产业，衣服被扒的一干二净！大部分整机系统在高端芯片上，几乎没有自主产权，完全依靠进口。

痛定思痛，国产芯片代替进口芯片，已成必然趋势。幸运的是，国内的整机系统已经尝试着开放，慢慢地孕育还在襁褓中的国产芯片，虽然起步艰难，困难重重，但这至少给国内芯片公司打了一针强心剂。

通信基站的信号链、国产的大型医疗器械、国产的示波器等测试仪器都需要高性能的ADC芯片，华为海思，毋庸置疑，一直在做ADC自主研发，慢慢地去美国化。国产医疗器械公司等整机公司可能没有芯片自主研发的能力，但一步一步地尝试使用国产ADC，陪着它们一起试错，中国ADC产业才有机会发展。

4. 人才培养

中国集成电路产业人才白皮书（2017-2018）指出，到2020年前后，我国集成电路行业人才需求规模72万人左右，而我国现有人才存量仅有40万人，人才缺口将达32万人。

中国芯片领域人才不足，人员短缺，已是老生常谈的话题。中国优秀的大学生首选都是金融和互联网业行业，原因很简单，赚的多。清北复交顶级名校毕业的学生，哪怕本科专业是芯片领域，很多也会积极转行金融或者从事互联网。

曾经年少无知的我，心中一直困惑，既然芯片对于中国这么重要，那为啥从业人员的工资却没有想象中的那么高。玩芯片苦逼，同样都是996，干不过高大上的金融我们认了，毕竟人家是直接玩钱，但是和同样走技术路线的互联网同胞相比，也存在一定差距，不服啊。

Too YOUNG， Too SIMPLE。

现在是明白了，这一切都取决于市场。

听过清华大学王志华教授的讲座，才了解到整个中国的市场模型，其实是一个倒三角，半导体产业虽然贵为高科技经济的基石，但产值是有限的。相反，BAT等软件公司带来的无限增值服务却占据着倒三角的顶端，公司产值高，相关从业人员的工资自然会变高。

另外，半导体产业技术壁垒高，欧美日韩公司有着绝对霸主地位，占据着全球半导体产业绝大部分产值。在半导体行业，有这样一个说法，老大吃肉，老二喝汤，老三基本没有存在感。

欧美公司大口吃肉大口喝汤，而目前绝大部分中国公司只能小口喝喝涮锅水，公司营收体量小，相关从业人员的工资自然不会太高，毕竟我们没有核心技术。

现实很残酷，但是所幸，情况已经越来越好。

经历了中兴，华为事件的冲击，国家是越来越重视芯片，芯片领域的工资迎来了一波涨幅，地方政府也给予芯片从业人员不少的福利和优惠，科创板的问世更是带给了芯片从业人员更多的资本激励。

相信，明天会更好！

最后，我们再来谈一下人才储备，高校是人才最大的输出口，目前国内有培养微电子人才能力的学校基本结构是："10+17+2" 。

10: 10代表着国内目前有示范性微电子学院的高校： 清华大学，北京大学，上海交通大学，复旦大学，浙江大学，东南大学，中国科学院大学，中国科技大学，西安电子科技大学，电子科技大学。这10所大学代表了目前内地在微电子方面最为强悍的高校。

17: 17代表着目前正在筹备建设示范性微电子学院的高校， 大部分都是985高校，包括，华中科技大学，同济大学，中山大学等，211的几所大学如合肥工业大学，北京工业大学在微电子方面也展现着不俗的实力，今年深圳新贵南方科技大学也成功加入联盟。

2：2代表着港澳的2所高校，香港科技大学和澳门大学。

香港科技大学作为顶级工科名校，在集成电路设计方面有着绝对的硬实力，师资力量也是无比强大，基本上都是早年毕业于美国的顶尖名校，堪称大中华第一。

澳门大学这些年微电子发展非常迅猛，早期师资依靠本土培养，中期吸引了不少外校的青年才俊加盟，从2011年获批国家重点实验室之后，就一路开挂到现在，在有着芯片奥林匹克美誉的顶级峰会ISSCC上，每年都刷新论文记录，在国内外大放异彩，已然成为大中华区最闪耀的明星。今年，依托于国家重点实验室和这些年的辉煌成果，澳门大学微电子研究院成立，扩大招生，进一步加强微电子人才培养。

相信在10个微电子老牌明星，17个蓄势待发的微电子新星以及2个港澳同胞的共同努力下，中国微电子人才，ADC方向的人才会越来越多，越来越好！

为各大高校插播一段免费广告，高考考研有心报考微电子专业的热血青年，请认准 "10+17+2"。

尾巴

写到这，其实不难发现，中国ADC芯片与国外的巨大差距只是中国高端芯片远远落后于国外的一个缩影，如何玩好ADC？如何玩好芯片？

国家政策，市场，资本，人才缺一不可。

中兴华为事件让我们清醒的认识了自身，虽然打击巨大，但塞翁失马，焉知非福。二十年过后回过头来看，这必然是中国芯片行业浴火重生的转折点。

毛主席说过，帝国主义亡我之心不死。但东方雄狮从来不怕纸老虎！

读到这的，都是真爱，感谢各位看官大大，小麒只是一枚即将毕业的ADC领域的博士，在这里一本正经地胡说了一下，经历有限，认知也有限，说的不太对的地方，望各位看官大大理解，期待交流和指正！

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