电压基准源电路设计的要点，或许你没有全部掌握

电子工程师对每一个项目设计开发，都会包含一个基础的电源电路功能模块，如LDO电源电路，DC-DC电源电路，电池管理电路，AC-DC电源电路等等；其中有一种电源电路相对而言比较特殊，这就是电压基准源电路，由于其应用较少，因此电压基准源电路的设计要点，并不是所有的工程师都能全部掌握；芯片哥就和小伙伴们一起分享下这些内容

电压基准源电路设计要点，芯片哥以TL431为例说明

电路板

1，TL431作为电压基准源，被工程师广泛应用，尤其在AC-DC电源电路中，用在稳定调节电压的输出

TL431典型应用电路图

显然通过调节R1与R2电阻阻值的关系，就能方便的得到工程师想要的输出结果；

2，设计要点：

输入电压V+必须要大于电压基准源电压2.5V和Vout，才能满足正常的工作条件；否则会由于R引脚的电压大于K引脚的电压，内部二极管导通而使输出电压小于2.5V，失去电路效果；

TL431内部框图

输出电压最大取值为36V，也就是TL431不能简单的被认为通过调节R1与R2两个电阻的阻值就能得到任意的输出电压；工作电流范围为1mA~100mA，此电流直接决定电源输入端V+的限流电阻阻值选取；反馈调节电阻R1与电阻R2的阻值应在电路设计的合理范围内尽量选取更大的阻值，主要是为了减小电阻电流的消耗，输出Vout才能得到更大的工作电流

其他典型应用电路图

TL431恒流源电路

此电路利用TL431的电压基准源特性，设计一个恒流源电路，恒流源电流I=Vref/Rs，只与这两个参数有关，易于控制；

关于电压基准源电路的设计要点，小伙伴们是否现在都掌握了呢？去对照一下自己之前的电路设计过程就知道了，需要查缺补漏啊，加油

本文由【芯片哥】原创撰写，喜欢就关注芯片哥，和芯片哥一起加油吧

芯片供电电压接近芯片阈值电压时所面临的问题和解决之道

在最先进的芯片工艺节点上，工艺变化加上定时低功耗挑战正在增加。

来自近阈值（Near-Threshold）计算的复杂问题在每个新工艺节点的工作电压和阈值（Threshold）电压非常接近的情况下变得越来越普遍。事实上，有报道称，排名前五的移动芯片公司都采用10 / 7nm的芯片，但其性能故障可追溯到工艺变化和时序问题这些源头。

一旦成为相当深奥的设计技术，近阈值计算已成为最先进的工艺节点的给定任务。为了延长电池的使用寿命和功能 - 两个相互竞争的目标 - 芯片制造商被迫使用各种可能的技术和工具。但在10 / 7nm及以上，工艺变化和复杂的定时时序正在产生与近阈值方法有关的新问题。

ANSYS半导体业务部门应用工程总监Ankur Gupta表示：“10 / 7nm低压角落的工作电压低于600毫伏，即使不低于500毫伏也不超过600毫伏。 “然后，为了节省电力，这些设计中使用了很多高Vt单元，而且这些单元的阈值电压通常为300毫伏。这使我们坚定地进入了近阈值计算领域，因为您的电压余量较低，现在您不得不将您的电压余量从过去常见的10％降至5％，降至5％以下。“

芯片设计近阈值（Near-Threshold）

所有这些都表明，近阈值计算今天就在这里，他说。 “这不是遥远的未来，而是现在正在发生的事情。我为什么要担心呢？因为在过去八个月中，由于芯片出现了性能故障，我们被五大移动CPU制造商招呼过去，因此设计用于特定频率的芯片的硅芯片的测量频率也比他们认为的设计目标要低10％左右“。

在设计中考虑这一点可能会让设计团队感到愤慨。 “我已经获得了我的模型，我正在运行我所有的签名工具，我正在做EM / IR以及正确的定时时序检查，”Gupta说。 “但是为什么我在硅片上看不到正确的性能？”

芯片工作电压接近芯片设计近阈值（Near-Threshold）

这里有两个可能的答案。 “一个是工艺变化。当你进入近阈值计算时，工艺变化的影响是非高斯的，它们必须要被非常准确地建模。以像LVS这样的标准文件格式进行建模不够准确。这不是一种满足硅芯片准确性要求的建模方式。其次，近阈值计算时电压和时序的影响是相当显著的。“

简而言之，在每个新工艺节点上，电源正变得更加棘手。 Moortec首席技术官Oliver King说：“近阈值设计带来了新的挑战，因为很多系统性能统计参数变得更非高斯。 “这意味着需要仔细考虑仿真结果。此外，根据定义，近阈值设计意味着设计几乎完全不起作用，因此对工艺过程，电压和温度的监控变得至关重要，以确保可以在供应中进行调整，并且要把工艺波动和温度考虑在内“。

在finFET工艺节点上，电源的供电电压比阈值电压降低得更快，导致电路设计人员的供电裕度减少。 Moortec首席执行官Stephen Crosher解释说：“除此之外，并且随着布线密度的增加，互连线正变得越来越薄，这会推高寄生电阻和电容。 “所有这一切都是门极（gate ）密度的急剧增加所引发的，当我们通过向下移动到新的工艺节点时，这本身会增加单位面积的功率。”

制造工艺过程中的变化始终是一个问题，并且设计流程已经发展到最大限度地降低设计风险以抵御这种变化，通常通过设计非常悲观的角落用例来实现的。 “此外，随着finFET工艺的出现，以及允许当前主要工艺节点上出现高密度的制造方法，工艺波动变化的正在以不同方式体现出来，”Crosher说。 “尽管如此，由于这些节点上生产数据的可用性有限，现在说我们已经完全了解工艺过程变化的局部效应影响还为时尚早。”

Arm首席设计师技术营销总监Leah Schuth提醒设计师应该了解的第一件事是他们可以使用哪些模型以及用于开发这些模型的假设条件。 “解决工艺变化的两种主要格式是高级OCV（AOCV）和Liberty Variance Format（LVF）。但是这些格式并没有定义统计的西格玛（sigma）值，分布，矩量（moments）（矩量（moments）代表变化的非对称性或者非高斯行为），因此，任何设计师使用的模型都可以基于基本假设和由产生模型的小组所做出的选择“。

“当您查看电压接近阈值时的工艺和电压变化分布时，您会看到非高斯分布。现有的模型（如AOCV和LVF）并不代表非高斯行为。然而，业界已经意识到了这一点，Arm正在帮助推动新的建模参数。设计师必须了解LVF模型的内容，是否建模，以及在使用LVF作为其实施的一部分时必须考虑到这一点。在低电压设计下使用没有考虑矩量的LVF模型可能会对设计的直通率以及应该考虑到的额外余量产生重大影响。不管给定设计的电源电压如何，电网的重要性怎么说都不过分！不同的FinFET工艺在单元结构和最佳电网选择之间具有不同的相互依赖关系。一些电网挑战与严格和/或复杂的设计规则有关。然而，电网设计是一个关键的设计元素，可以限制小尺寸几何范围内各种温度下的导线电阻的影响，以及从一个FinFET节点到下一个较小的FinFET节点的导线和VIA电阻的显着增加“，她说。

近阈值计算。最小能量点通常略高于阈值电压。来源：Arm / Qian Yu

使用近阈值计算进行设计

尽管近阈值绝对是降低功耗的一个选择，但它不能降低无线收发信机的功耗，Fraunhofer EAS系统集成部门经理Andy Heinig说。 “为了降低这两个组件的功耗，协议的影响更大。”

另外近阈值方法也不是免费的。他们需要大量的分析。

“在我们之前使用的较大工艺节点上，所有的分配都与预期完全一致，”Cadence的定制IC和PCB组高级主要产品经理Seena Shankar说。 “这是相当可预测的，我们有这些完美的高斯分布。但是现在有了先进的节点，我们面临着新的挑战，主要是与极低和接近阈值电压有关。工作电压超低，现在我们看到变化的性质非常不同。统计参数现在呈现非高斯分布。参数对测量的灵敏度是非线性的，测量的分布是非高斯的，所以在接近阈值或低电压设计时我们面临许多挑战。我们必须弄清楚如何处理所有非高斯分布。“

这使模拟特别具有挑战性。 “之前，我们使用片上变化模型，然后我们转向先进的OCV，然后最终每个人都同意采用LVF格式，现在在库中捕捉变化，”Shankar说。 “但是，随着变化的非高斯行为，我们不得不寻找生成变异数据的新方法。”

电磁对芯片性能会产生影响

对定时（Timing）的影响

定时（Timing）不能免受近阈值电压的影响。实际上，接近阈值电压意味着例如电路开始从1变为零或从0变为1的点。根据Synopsys公司StarRC提取和设计中轨道分析（ In-design Rail Analysis）的产品营销总监Ruben Molina的说法，在全轨电压应用中，这些电路的输入有时间达到轨道电压，而远高于阈值电压。

“电压通常是非常线性的，当它超过阈值电压时，它有时间来稳定在Vdd，”Molina说。 “如果电路工作在1伏特，阈值电压为0.6伏特，边缘在转换该阈值电压时是相当线性的，通常会达到电源电压并且是稳定的。现在，对于电路电压实际上非常接近阈值电压时，这些信号 - 特别是如果您尝试以高频率切换时（比如1 GHz或类似的频率），这些信号刚刚开始增加，在达到这个阈值电压之前，它甚至还没有达到尖锐的边缘。“

这样，信号就不是非常线性的。 “它仍然有点像正在爬坡，当它达到电路的实际Vdd时，它会以这种方式继续下去，”他解释说。 “例如，一些芯片代工厂正在使用诸如0.55伏特的7纳米设计。它甚至不接近1伏特。所以在电路开始转换之前，信号并没有真正有机会转换到轨道电压。当电路正在转换时，输入非常浅（波形看起来非常浅），那么任何类型的工艺变化或任何类型的变化，无论它们是电压变化还是工艺变化，都会对操作产生更大的影响，因为信号仍然处于这种“无人区（no-man’s land）””。

所有这些都会对定时（Timing）有着相当剧烈的影响，特别是对于还没有真正达到从零转换到一个状态的电路来说。因此，它处在对噪音等非常敏感的区域。

“再一次，这可能是由于设计中的电压变化以及由串扰效应引起的其他信号所产生的噪声。所以当有人试图设计这些接近阈值的运算电路时，你不能真正将这些电路看作是数字电路。你真的在谈论的是数字工具中的实际波形建模。“

这是先进的波形传播技术可以发挥效果的地方，它们被用来模拟波形的形状，因为它们不能再像数字电路那样对待了。它们比以前更加具有模拟性了。

考虑接近阈值时对芯片设计的影响

基于接近阈值电压影响的程度，设计团队现在必须从设计的一开始就处理这个问题。

“让我们假设你正在构建一个拥有100万比特位（bits）的芯片，100万个比特单元（cells）或存储元件，”eSilicon知识产权工程副总裁Deepak Sabharwal说。 “每个比特单元（bit cell）都是6个晶体管，所以你有600万个晶体管代表每个芯片上的存储器。现在你考虑设计电路，以便在这600万个晶体管上发生的任何变化都应该被覆盖。你不能指望代工厂会制造这600万个晶体管时它们将会是完全相同的，这是不可能的。因此，如果制造过程中出现的这些变化导致这些器件的强度发生变化，无论是在饱和电流还是阈值电压方面发生变化，现在都会给您带来一些比以往更弱的晶体管，比方说，你的芯片中间。“

用归一化的高斯分布，大多数数据点落在中间，边缘周围有一些异常值。这决定了包含多少裕量，最终的数字取决于设计师的经验以及来自模型和工具的数据。

“从一开始，设计师所做的就是确定尾部比特器件的强度，然后放入裕量，以便芯片在遇到尾部位元时仍能成功。”Sabharwal说。 “经验在这里起着巨大的作用。今天，代工厂为您提供设备型号。他们代表角落模型，过去你被告知角落模型正在捕捉他们将在设备中为你制造的极端事物。但事实不是这样。今天，你有角落模型，你还可以获得两种类型的变化模型 - 全局和局部。所有这些东西加起来，这种分析都是经验驱动的。你必须确保你有足够的设计裕量保证，以便你可以在晚上睡得着觉，而且你还必须确保你不会因为没有投入太多额外的区域而杀死你的产品。“

Helic公司营销副总裁Magdy Abadir表示，最终，接近阈值电压会降临到边缘。 “在接近阈值电压的情况下，一切都像生活在边缘，而制造误差的裕量不是设计师的错误。设计团队不应该受到责怪。错误更多地与他们正在使用的模型以及他们正在使用的工具有关。而且，制造商表示他们打算制造的东西变得看起来不同，这种工艺技术并不完美，同时有上面所说的各种各样变化。”

这些变化也不在车道中心运行。无论是从功率的角度来看，还是从性能的角度来看，它们实际上都有可能是在车道的边缘进行操作的，或者两者都有。

“你在边缘进行操作，这意味着只要有一点滑落，你就会掉下去。这在定时（Timing）上尤其如此，“Abadir说。 “定时（Timing）错误是灾难性的，它们不像功率错误。当我估计这个特定区块的功耗是X时，使用差模型是因为事情并不完美，实际功率数值可能会有所不同。但是，由于错误有时可能是双向的，而功耗是总和，所以当总结所有设备和所有块的总功耗时，您可能会遇到一些优缺点，有些可能会有点偏差，但如果你有足够的裕量的话，你可能会没事的。而定时（Timing）却是不一样的。随着定时（Timing），你依赖于每个路径在他们试图锁定的时钟周期内进行计时。如果其中一个发生故障，或者在建模时出现问题，或者出现串扰或来自任何信号源的电磁干扰或工艺变化，则其中一个故障会使时钟出现错误，从而导致信号丢失。当发生这种情况时，信号将无法在正确的时间到达，并且您得到错误的值，并且您必须减慢时钟速度以捕捉这个迟到的信号。在整个设计中，一个滑落就可能会使您的整个频率出现错误。即使在数十亿次的成功中，所需要的只是其中一个单元存在一个错误的模型，出现不好的EM串扰，并且无论发生什么情况，有很多原因会导致失效会发生。“

EDA的负担

ANSYS公司的Gupta表示，这将要求EDA非常重视高度准确性 - 比Monte Carlo准确 - 认为高性能的工艺变化预测比SPICE预测快100倍。这种技术可以创建精度在Monte Carlo SPICE的2％以内的晶体管模型，从而可以运行数以万计的关键路径，并且可以分析真正的硅芯片行为，从而了解真实的裕量。

Moortec的Crosher补充说，准确的PVT监视器是实施设计优化的关键。 “我们都知道CMOS逻辑的功耗和电源电压之间的关系。能够将电源减少百分之几的基础上，特定芯片的工艺点，再加上允许的环境条件，将导致节省值得的功耗。吞吐量性能也是如此，如果给定的时钟速度可以通过较低的电源电压来满足。“

最后，对于诸如噪声之类的干扰，Synopsys的Molina表示，一种选择是尽可能使电网健壮。 “这可能意味着过度设计电网的宽度，以尽量减少动态IR压降问题。有些人会尽量通过偏移时钟来尽量减少其动态IR压降，因此并非所有电路都在同时转换，并非所有触发器都同时切换。这扩大了电路的当前需求并且允许较少的动态IR压降。如果您尝试在阈值电压附近进行操作以节省功耗，我认为在电路设计/标准单元设计级别上可以做很多事情来帮助实现这一目标。这对于建模来说确实是一个挑战，它将这些信号几乎看作是模拟信号。“

EDA供应商对确保芯片设计的成功重任在肩

尽管在代工方面有大量的认证，但它实际上落在了EDA供应商身上，因为EDA供应商试图帮助设计师确保他们能够正确捕获这些影响，他总结道。

（完）

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