一个芯片是如何被设计出来的丨详解数字前端与后端的区别

对于很多其他专业转IC的同学来说，往往很难理解数字IC设计前端到后端的岗位划分和职能要求，总是先入为主地认为只有前端设计才是最热门的，反倒是忽视了功能验证和后端设计的价值和意义。

从就业的角度来说，三个岗位是不存在优劣之分的，都很热门也都很缺人，薪资也相差不大。

更多还是看自己能在所选择的方向上深耕的努力程度以及走多高多远。

数字前端以设计架构为起点，以生成可以布局布线的网表为终点；是用设计的电路实现想法。

主要包括：基本的RTL编程和仿真，前端设计还可以包括IC系统设计、验证(verification)、综合、STA、逻辑等值验证 (equivalence check)。其中IC系统设计最难掌握，它需要多年的IC设计经验和熟悉那个应用领域，就像软件行业的系统架构设计一样，而RTL编程和软件编程相当。

数字后端以布局布线为起点，以生成可以可以送交foundry进行流片的GDSⅡ文件为终点。

是将设计的电路制造出来，在工艺上实现想法。主要包括：后端设计简单说是P&R，像芯片封装和管脚设计，floorplan，电源布线和功率验证，线间干扰的预防和修 正，时序收敛，自动布局布线、STA，DRC，LVS等，要求掌握和熟悉多种EDA工具以及IC生产厂家的具体要求。

前端设计流程

1、需求分析与规格制定

对市场调研，弄清需要什么样功能的芯片。

芯片规格，也就像功能列表一样，是客户向芯片设计公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

2、架构设计与算法设计

根据客户提出的规格要求，对一些功能进行算法设计，拿出设计解决方案和具体实现架构，划分模块功能。

3、HDL编码

使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。

设计输入工具：具有强大的文本编辑功能，多种输入方法（VHDL，Verilog，状态转移图，模块图等），语法模板，语法检查，自动生产代码和文档等功能。如Active-HDL,VisualVHDL/Verilog等。

4、功能仿真（功能验证）

仿真验证就是检验编码设计的正确性，不符合规格要重新设计和编码。

你可以理解为验证就是为设计纠错的存在，这就是验证的价值体现，一个小问题没发现就直接去后端设计，最终流片失败，那带来的损失将是巨大的。因此，好的IC设计公司一般设计和验证的比例都是1:3。

设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。该部分称为前仿真。

先进行模块级仿真（IP Level）,然后在放到一起片级仿真（chip level）。

仿真工具：Synopsys的VCS，Mentor ModelSim（Linux版本为Questasim），Cadence Verilog－XL，Cadence NC-Verilog。该部分个人一般使用Modelsim，公司里应用最广泛的还是VCS。

IP级验证要用到基于SystemVerilog的UVM方法学，这个是属于验证工程师的范畴。

5、逻辑综合――Logic Synthesis

逻辑综合是个比较灵活的环节，有时放在前端，有时放在后端，不同公司不同安排。

仿真验证通过，进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist。

综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真）

逻辑综合工具：Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。

6、静态时序分析——STA

Static Timing Analysis（STA），静态时序分析，验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。

STA工具：Synopsys的Prime Time。

7、形式验证——Formality

验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。

常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。

形式验证工具：Synopsys的Formality。

从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。

后端设计流程

1、可测性设计——DFT

Design ForTest，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。

DFT工具：Synopsys的DFT Compiler

2、布局规划(FloorPlan)

布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等。布局规划能直接影响芯片最终的面积。

工具为Synopsys的Astro。

3、时钟树综合——CTS

Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。

由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

CTS工具，Synopsys Physical Compiler。

4、布线(Place & Route)

这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。

工具Synopsys的Astro

5、寄生参数提取

由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。

工具Synopsys的Star-RCXT

6、版图物理验证

对完成布线的物理版图进行功能和时序上的验证，验证项目很多，

如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；

DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求；

ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气规则违例；等等。

工具为Synopsys的Hercules

实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题，在此不说了。物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。

物理版图以GDSII的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。

不只光刻，一文读懂芯片前端制造工艺

在之前的《从沙子到晶圆只需三步？一文读懂晶圆制造》中，我们详细介绍了一个完美的晶圆是如何生产的。今天我们来了解如何为晶圆注入生命，看懂包括光刻在内的芯片制造前端工艺。

一、清洗

晶圆厂在收到晶圆片后，首先会对其仔细清洗和检测，以确保其无杂质以及质量符合标准。同时，清洗也是在制造芯片过程中需要多次反复用到的流程，因为每次的工艺处理过程中晶圆可能都会受到污染。

芯片内一旦受到灰尘颗粒和金属的污染很容易损害电路功能，产生短路或开路等，导致集成电路失效，所以必须进行清洗。并且清洗效果的好坏对芯片制造工艺和集成电路性能也有着重大影响。

半导体晶圆清洗工艺可归纳为湿法和干法两种。湿法清洗通常采用RCA清洗法、稀释化学法、IMEC清洗法等。干洗使用气相化学技术去除晶圆表面的杂质，热氧化和等离子清洗是两种最常见的气相化学技术。

1、湿法清洗， 以RCA为例，其是一种典型的、至今仍为最普遍使用的湿式化学清洗法，是1965年由Kern和Puotinen 等人在N.J.Princeton的RCA实验室首创的，并由此而得名。

RCA清洗法依靠溶剂、酸、表面活性剂和水，在不损害晶圆表面特征的情况下通过喷射、净化、氧化、蚀刻和溶解晶片表面污染物、有机物及金属离子污染。每次使用化学品后都要在超纯水中彻底清洗。

2、干法清洗， 即气相化学法，将热化学气体或等离子态反应气体导入反应室，与晶片表面发生化学反应生成易挥发性产物再利用真空抽出去，从而达到去除杂质的目的。

二、氧化

在对晶圆进行清洁后，接下来就要进入芯片制造的又一大重要步骤——氧化。氧化过程的作用就是在晶圆表面形成类似保护膜的氧化层。

首先，它可以充当绝缘层的角色，可以有效地隔离不同的电路，防止电流的泄漏。其次，氧化层作为保护膜可以防止后续的离子注入和刻蚀过程对硅晶圆造成损伤，从而保护了芯片的完整性。此外，氧化层还可以作为掩膜层，用来定义电路图案，确保电路的准确布局。

氧化工艺的方式有多种，可分为热氧化法(Thermal Oxidation)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition, PECVD)和电化学阳极氧化等等。

其中最常用的是热氧化法。热氧化法是在高温 (约800°C至1200°C) 下，利用纯氧或水蒸汽与硅反应，生成SiO2层的过程。

热氧化法又分为干法和湿法两种的方法。干法只使用纯氧，形成的氧化层较薄，质量较好但生长速度较慢。湿法则同时使用纯氧和水蒸汽，形成的氧化层较厚但密度较低，生长速度较快。根据具体需要，可以选择不同类型和厚度的SiO2来满足特定功能和要求。

湿法氧化，化学方程式如下：

Si (固体)+ 2H₂O (气体) → SiO₂ (固体) + 2H₂ (气体)

这一过程可以简单理解为用高温水让晶圆表面生锈。

三、光刻

接下来的步骤将迎来硅片到芯片的蜕变——光刻（Photolithography）。顾名思义就是用光来雕刻。如果把Photolithography分成两个词的话，我们可以把它分为Photo和Lithography，直译为照片印刷。

这个工艺就是在晶圆上利用光线来照射带有电路图形的光罩，从而绘制电路。形成图形的方法类似于传统的胶卷相机洗印照片，将在胶片上形成的图像印在相纸上。

光刻工艺也是制造流程中最关键的一步，确定了芯片的关键尺寸，在整个芯片的制造过程中约占据了整体制造成本的35%。

1、掩膜设计

首先，要用到电脑系统设计(计算机辅助设计, CAD, computer-aided design)需要的电路图形。然后再将设计好的电路图形通过在由高纯度石英加工而成的基板上形成含铬(Cr)的微电路，从而成为光罩。光罩也称为掩膜，相当于可以反映电路模图形的胶卷，具有照片底片的功能。

2、涂胶

胶卷准备好了下一步就是洗照片了。首先，需要在晶圆表面涂抹对光敏感的物质——光刻胶(PR, Photo Resist)。为了获得更高质量的微电路图形，光刻胶(PR)膜必须薄且均匀，且对光要具有高度敏感性。

3、曝光

通过涂胶工序，晶圆表面将形成光刻胶(PR)膜，成为类似于相纸的状态后，需要使用曝光设备（光刻机）使光穿过包含电路图形的光罩，将电路印在晶圆上。这个过程叫做“曝光”(Steper Exposure)。

这一步骤用到的光刻机设备，也是芯片制造中最复杂、最昂贵的设备。目前全球知名的光刻机厂商主要有ASML、尼康、佳能、上海微电子。其中ASML占有绝对地位，占据顶尖EUV光刻机100%的市场份额，位于行业垄断地位。

4、显影

最后一个阶段是显影(Develop)，与照片的显影过程一样。显影过程决定图形的形成，所以非常重要。显影是在晶圆上喷洒显影液后，选择性的去除曝光区和非曝光区，从而形成电路图形的工序。显影过程结束后，在用各种测量设备和光学显微镜仔细检查好图形完整度后就能进入下一个阶段了。

四、刻蚀

刻蚀，就是光刻腐蚀，简单来说就是腐蚀处理掉光刻后多余的部分。类似于创作版画，用刀或化学药品等在木、石、麻胶、铜、锌等版面上雕刻或蚀刻后印刷出来的图画。

刻蚀工艺需要用到液体、气体或等离子体来去除选定的多余部分，方法主要分为湿法和干法刻蚀两种。湿法刻蚀是将晶圆浸泡在特定的化学溶液中，腐蚀掉晶圆表面的材料。优点是选择性好、重复性好、生产效率高、设备简单、成本低。

干法蚀刻是在真空或低压气体环境中，通过气体中的化学反应或等离子体腐蚀晶圆表面。这种方法种类很多，包括光挥发、气相腐蚀、等离子体腐蚀等，更常用于当需要更高的加工精度和选择性时，因为它可以提供更细致的控制。

五、掺杂：离子注入和热处理

硅虽然是一种半导体材料，但纯净的硅在常温下是不会导电的，它只是一种材料而已，因此必须掺入杂质才能使其活跃起来。该步骤相当于是给硅晶片注入半导体生命的过程。主要有两种工艺方法：热扩散（thermal diffusion）和离子注入（ion implantation）。

1、热扩散法， 即将掺杂气体导入放有硅片的高温炉（1000℃左右），将杂质扩散到硅片内的一种方法。这也是一种比较传统的实现精准掺杂的办法，直到上个世纪70年代，离子注入机开始大规模应用。

2、离子注入法， 通过离子注入机的加速和引导，将要掺杂的离子以离子束形式入射到材料中去，离子束与材料中的原子或分子发生一系列理化反应。这里使用的杂质有15族元素磷(P)、砷(As)和13族元素硼(B)等。如果加15族元素，就会成为n型半导体（又称电子型半导体）；如果加入13族元素，就会成为p型半导体（又称空穴型半导体）。

由P型半导体或N型半导体单体构成的产品有热敏电阻器、压敏电阻器等电阻体。由P型与N型半导体结合而构成的单结半导体元件，最常见的是二极管。

该步骤需要用到特定的离子注入机，与光刻机一样，也是整个集成电路制造前工序中的关键设备。目前，全球离子注入机市场份额，主要被美国应用材料（AMAT）、美国亚舍立科技（Axcelis）、日本SMIT等三家厂商垄断。其中，应用材料公司占全球集成电路离子注入机市场份额的50 %以上。

国内离子注入机市场也基本上被这三家企业垄断。目前，国内厂商凯世通和中科信两家在某些12寸晶圆产线上获得工艺验证验证并验收通过。其中，中科信已成功实现离子注入机全谱系产品国产化，工艺已经覆盖至28nm。凯世通主要是光伏离子注入机为主，市占率曾位居全球第一。

此外，使用离子注入法掺杂后，还需要进行热处理。因为掺杂原子的注入会造成晶圆晶格的损伤，被注入的离子也必须位于正确的晶格点上。晶格的恢复需要硅原子和杂质原子在热的作用下，在单晶硅内移动，并落在硅的单晶格点上，这一过程需要使用硅晶圆温度上升。

六、成膜：薄膜沉积

如今市场上对电子产品的性能要求越来越高，这就需要更加“微细”的半导体来做支撑。想实现半导体的微细化，就需要由不同材料沉积而成的薄膜层，使芯片内部不同部分各司其职。如金属或绝缘体，以形成导线和绝缘的薄膜层。

沉积的方法大致分为两种，物理气相沉积方法 (PVD)和化学气相沉积方法( CVD)。物理气相沉积法是向晶圆表面直接轰击（溅射）要沉积的材料，主要用于金属薄膜的沉积，不会产生化学反应。化学气相沉积法是通过以蒸气态或气态的气体与外部能量发生化学反应，从而形成沉积的方法。

七、金属布线

在经历了光刻、蚀刻、离子注入和沉积工艺后，会在晶圆表面形成大量的半导体电路。但晶圆上的电路若没有相互连接起来，也起不了任何作用。为了保证电路的正常运行，需要将其与外部电源连接起来，这一过程就是金属布线。

在金属布线过程中，会采用很多与之前的电子元器件层性质不同的配线材料（金属）。目前，主要使用铝和铜这两种物质。但这一步不像刻蚀等工艺有专门的“设备”，金属布线环节是要综合使用各个工艺环节的设备。如添加新材料时，使用沉积设备；移除残余材料时，需要使用刻蚀设备；每道工艺之间，则通过光刻设备进行光刻，直至完成互连。

如果采用铝配线，可采用刻蚀和沉积工艺制作：需要先在整张晶圆表面涂敷金属膜，再在涂敷光刻胶后进行曝光，然后移除残余的铝材料，最后在铝周围添加各种绝缘材料。

采用铜作为配线材料时，金属与电介质层的沉积顺序要反过来：即先沉积电介质层，再通过光刻工艺刻蚀电介质层，接着形成铜籽晶层，在电介质层之间加入铜，最后去除残余铜。

当然，具体的使用的技术和步骤，每个半导体制造商都不同，不同目的，就会形成各种不同组合，从而生产出厂商根据不同需求制造的多种半导体。

八、平坦化（CMP，化学机械抛光）

CMP工艺的目的是为了让晶圆表面平坦化，相当于建造高楼，每搭建一层楼都需要让楼层足够齐整，才能继续搭建，否则可能影响整体的稳固性。CMP就是能使晶圆达到纳米级全局平整的一种关键工艺技术。

CMP也是在前序单晶硅片制造过程使用过的工艺步骤，在整个芯片制造过程中该工艺都需要反复使用。根据不同工艺制程和技术节点的要求，每一片晶圆在生产过程中都会经历几道甚至几十道的化学机械抛光（CMP）工序。

据悉，180nm制程所需CMP工艺步骤大约需要10步，14nm制程需要约20步，7nm制程需要约30步，越先进的制程，其对应的CMP工艺步骤越多。在众多制造环节中，CMP抛光材料总体占到晶圆制造所需各类材料成本的7%，是非常重要的一道工序。

九、测试

经过大量制造工序后还需要通过最后一个工艺测试，筛选出晶圆合格与不合格。当然，在晶圆制造过程中，也会对各类关键工艺参数进行各种反复测试。这里主要说一下在晶圆制造完成之后、送去封测厂之前对晶圆性能的第一次考验—EDS 工艺。

EDS工艺(Electrical Die Sorting)也叫wafer test或probe test，该工艺测试可以及时发现有缺陷的晶圆，并且还可以对部分有缺陷的晶圆进行修复，从而提高良率，节省成本。

EDS可以大致分为4个步骤：

1、电气测试，电气测试是通过测量直流电压和电流特性参数来测试半导体集成电路运行所需的各个元件(晶体管、电阻器、电容器和二极管)的步骤。晶圆老化测试，晶圆被加热到一定温度，然后经受交流电(AC)和直流电(DC)以检测产品缺陷或潜在缺陷。这一步大大提高了产品的可靠性。

2、热/冷测试，是通过电信号来检查晶圆上的每个芯片是否有缺陷的过程。比如，在高于常温、低于常温下对晶圆上的芯片性能测试，以确保它在各种环境下都能正常工作。

3、修补，是最重要的测试步骤，对于在上一步骤中被判定为可以修复的芯片，只需替换掉其中存在问题的元件即可。在修补完成后，再次进行测试，验证是否已经修补完成，以最终确认产品是否合格。

4、打墨，是指在不合格的芯片上印上特殊墨水，以便用于识别。它用于区分在热/冷测试过程中被判断为不合格的芯片，以及在最终测试过程中再次验证为不合格的芯片等。

打墨完成后，将晶圆进行干燥，然后再次通过质量控制检测，合格的晶圆就可以转移到封装厂进行芯片后道工艺（芯片切割和封装）了。

此外，需要了解的一点是，以上的晶圆制造工艺流程并不是按单一顺序执行，而是要根据生产芯片特性选择性地重复进行，某些工序可能需要执行几百次，生产周期动辄两三个月。繁琐复杂的工艺流程，这也是芯片制造难以攻克的原因之一。

十、中国大陆晶圆制造厂商发展趋势

晶圆工艺作为芯片制造的核心环节，中国大陆长期以来都受到限制。从全球晶圆代工产能分布来看，目前全球近50%的晶圆代工产能都来自中国台湾的企业台积电，尤其是顶级制程芯片基本上都出自该公司，可以说牢牢把握着全球高端电子产业的命脉。

不过，在成熟制程方面，中国大陆逐渐越来越有影响力。包括中芯国际、华虹集团和合肥晶合集成，已发展成为中国大陆芯片代工三巨头，也是全球前十的晶圆制造厂商。

据TrendForce集邦咨询统计，由于中国大陆致力推动本土化生产等政策与补贴，扩产进度最为积极，预估中国大陆成熟制程产能占比将从2023年的29%，成长至2027年的33%。

虽然在先进制程方面差距明显，但发展成熟制程何尝不是一条道路。这些年，芯片制造企业们都在卷制程，掌握28nm的，努力奔向14nm；掌握14nm的，向7nm、5nm，甚至是3nm、2nm工艺前进。但事实上，目前全球所有的芯片中，成熟工艺占比最多，超过70%。

目前，中国大陆正努力扩产成熟制程，本土化生产趋势也日渐明确，但大幅扩产也要考虑到可能造成全球成熟制程产能过剩，容易引发价格战，对于大陆晶圆厂商来说也将会是一大挑战。但话又说回来，虽然成熟制程芯片占比大，先进制程却是必不可少。可以预见，中国芯片制造厂商要面临的压力或也将越来越大，中国芯之路任重而道远。

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