紫光国芯取得一种 3D 堆叠芯片专利，实现了 3D 堆叠集成逻辑芯片硬核 IP 器件模块的供电接入和信号接入

金融界 2024 年 7 月 31 日消息，天眼查知识产权信息显示，西安紫光国芯半导体股份有限公司取得一项名为“一种 3D 堆叠芯片“，授权公告号 CN221447170U，申请日期为 2023 年 12 月。

专利摘要显示，本实用新型提出了一种 3D 堆叠芯片，属于集成电路技术领域，包括基底层，基底层上设置有硬核 IP 器件模块以及贯穿基底层的硅通孔；金属传输层，设置于基底层靠近硬核 IP 器件模块的一侧，硅通孔通过金属传输层形成的传输网络连接硬核 IP 器件模块。本实用新型通过硅通孔以及金属传输层形成的传输网络形成了先自下至上、再自上至下传输电和信号的方式，实现了 3D 堆叠集成逻辑芯片硬核 IP 器件模块的供电接入和信号接入。

本文源自金融界

消息称三星电子以自家4nm先进工艺打造HBM4内存逻辑芯片

IT之家 7 月 16 日消息，《韩国经济新闻》(hankyung) 昨日报道称，三星电子已决定在下代 HBM 内存 —— HBM4 中采用自家 4nm 工艺打造逻辑芯片。

IT之家注：此处逻辑芯片指 Logic Die，SK 海力士称基础裸片 Base Die，美光称接口芯片 Interface Die。结构参见美光下图：

层层堆叠的 DRAM Die 内存芯片为 HBM 内存提供容量；而 Logic Die 则是 DRAM 堆栈的控制单元，还负责通过互连层与处理器上的内存接口通信 ，也是 HBM 内存的重要组成部分。

传统上，存储厂商通常自行采用存储半导体工艺生产 HBM 内存的 Logic Die，流程更为简便。但来到 HBM4 世代后，Logic Die 需要支持更多的信号引脚、更大的数据带宽，甚至还要承载部分客户定制功能。

因此存储厂商转而选择与逻辑晶圆厂合作，用逻辑半导体工艺生产 HBM4 用 Logic Die 。

此前就有消息传出，台积电将采用 7nm 工艺为 SK 海力士代工 HBM4 的基础裸片。

▲ 三星电子目前最先进的 HBM3E 12H 内存

三星电子存储部门此番采用自家 4nm 工艺打造逻辑芯片，一方面可提高 HBM4 内存综合能效，提升产品竞争力；另一方面，更为精细的 4nm 工艺也为各种定制功能的导入留出了更多空间。

不仅如此，此举也可为兄弟单位 LSI 部门提供一份规模不小的订单。

对于三星电子存储部门来说，在产品中导入 LSI 部门的先进工艺并非没有先例 ：其面向 OEM 端的消费级固态硬盘 PM9C1a 也配备了 LSI 部门代工的 5nm 主控。

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